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可编程逻辑器件（Programmable Logic Devices简称PLD ）是一种用户根据需要而自行构造逻辑功能的数字集成电路。它的基本设计方法是借助于EDA软件，用原理图、状态机、布尔表达式、硬件描述语言等方法，生成相应的目标文件，最后再由编程器或下载电缆，下载到目标器件中去。
这种利用PLD内建逻辑结构、由用户配置来实现任何组合逻辑和时序逻辑功能的器件，最初被视为分立逻辑电路和中小规模集成电路的替代物，随着设计技术和制造工艺的完善，器件性能、集成度、工作频率等指标不断提高，PLD的应用范围越来越广，目前它已成为ASIC设计的主流。
可编程逻辑器件（PLD），特别是现场可编程门阵列（FPGA ）和复杂可编程逻辑器件（CPLD），是新一代的数字逻辑器件，也是近几年来集成电路中发展最快的品种之一。这种器件具有高集成度、高速度、高可靠性等最明显的特点，其时钟延迟可达纳秒级，结合其并行工作方式，在超高速应用领域和实时测控方面有非常广阔的应用前景，在高可靠应用领域，如果设计合理，将不会存在类似于MCU的复位不可靠和PC可能跑飞等问题。
FPGA/CPLD的高可靠性还表现在几乎可将整个系统下载于同一芯片中，实现所谓由大规模FPGA构成的片上系统SOPC（System On Programmable Chip），从而大大缩小了体积，易于管理和屏蔽。
由于FPGA/CPLD的集成规模非常大，可利用先进的EDA工具进行电子系统设计和产品开发。由于开发工具的通用性，设计语言的标准化，以及设计过程几乎与所用器件的硬件结构没有关系，所以设计成功的各类逻辑功能块软件有很好的兼容性和可移植性，它几乎可用于任何型号和规模的FPGA/CPLD中，从而使产品设计效率大幅度提高，在很短时间内即可完成十分复杂的系统设计，这正是产品快速进人市场最宝贵的特征。美国TI公司认为，一个ASIC 80％的功能可用IP （Intelligence Property）核等现成逻辑合成。而未来大系统的设计仅仅是各类再应用逻辑与IP核（core）的拼装，设计周期将更短。
与ASIC设计相比，FPGA/CPLD显著的优势是开发周期短，投资风险小，产品上市速度快，市场适应能力强和硬件升级回旋余地大，而且当产品定型和产量扩大后，可将在生产中达到充分检验的VHDL设计，迅速实现ASIC投产。
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